Cap
4 Prospettive future
Fino
al 1998 il PowerPC come praticamente unico rappresentante della
filosofia RISC nel mercato desktop e sebbene relegato al sistema
operativo MAC riusciva a fronteggiare sul fronte delle prestazioni
con i maggiori rappresentanti dell’architettura x86. Naturalmente
non affronteremo il discorso del mercato dei sistemi integrati
(embedded) dove la flessibilità e il basso consumo dei sistemi
PowerPC è da sempre vincente.
Il
numero sempre maggiore di transistori e le avanzate tecniche
adottate dai processori x86 hanno oggi praticamente colmato
il gap di cui godeva il PowerPC nella computazione su interi.
Non solo: il sempre più spinto ricorso alle pipeline profonde
ha determinato una attuale inferiorità del PowerPC rispetto
i processori di punta dell’architettutra x86 e, pur non essendo
il clock l’unico parametro di valutazione delle prestazioni,
esso ha una grande presa nel mercato.
L’unico
vantaggio di cui godeva ancora, nella computazione su floating
point, ha subito una drastica riduzione con l’avvento dell’Athlon
anche se permangono le differenze strutturali (ad esempio la
computazione basata sullo stack x87 è forse la peggiore di tutte
le computazioni su floating point attuali, almeno a livello
architetturale se non di prestazioni assolute). Un altro aspetto
dove invece il PowerPC è addirittura sempre stato tutto sommato
deficitario rispetto i processori x86 è la banda di memoria
probabilmente a causa di una gamma di chipset molto meno ampia
e efficace dei chipset migliori dell’architettura concorrente.
4.1
G4e
Questa
situazione è naturalmente insoddisfacente per Motorola
che aveva del resto già pianificato, secondo una linea già adottata
con i processori "potenziati" 603e e 604e che hanno seguito
a distanza di un anno circa i 603 e 604, l’uscita di una versione
riveduta del G4: il G4e
Questo
processore presenta queste caratteristiche principali:
- Processo
0.15 micron con migrazione successiva a 0.13 micron;
- Pipeline
interi portata da 4 a 7 stadi (quindi le IU saranno dotate
di pipeline a 4 stadi invece che uno) per scalare in frequenza;
- Clock
iniziale di 700 MHz con previsione di salire a 1 GHz;
- 2 unità
addizionali per interi dedicate alle operazioni semplici portando
così ad un totale di 3 unità per interi dedicate alle operazioni
elementari più una unità per operazioni complesse. Il numero
di istruzioni assunte dovrebbe essere portato da 2 + 1 branch
a 3 + 1 branch;
- Cache
L2 on chip da 256 KB con data bus a 256 bit ;
- Supporto
on chip per cache L3 esterna fino a 2 MB;
- Ottimizzazione
per impiego SMP con capacità di comunicazioni dirette processore-processore.
Tutte
queste dotazioni sembrano in grado di incontrare le prestazioni
degli attuali processori x86.
Per
quanto riguarda prospettive più avanzate nelle roadmap Motorola
si annuncia per gli anni a venire il G5
, ma su questo nuovo processore che rappresenta il futuro della
famiglia PowerPC ci riserviamo di ritornare in un prossimo articolo.
| Credits
|
Avete letto una delle più appronfondite analisi dell'architettura
dei processori PowerPC disponibile in lingua Italiana. Ringraziamo
Fantini Filippo, Stocchi Stefano e il Prof.
Gianni Conte dell'Università degli Studi di Parma.
Il lavoro originale è disponibile on-line a questo
indirizzo:
http://www.ce.unipr.it/~stocchi/
dove potete trovare anche altri interessantissimi articoli.
Per contattare gli autori inviare una mail al seguente indirizzo:
conte@CE.UniPR.IT |
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